上下拉(pull up/pull down)電阻設計

EnC

新手提問
研究上下拉(pull up/pull down)電阻之設計，現在電路為CPU->CPLD->BMC
其中有個(安全性認證)訊號從CPU到CPLD為上拉4.7K, 但從CPLD到BMC變下拉10K?
請問電阻值是要怎麼選擇?

tone

這問題一看就是server
首先要先確認你訊號從發送端到接收端到底是H動作還是L動作
再來PU通常是搭配open drain設計,PU不能過強,因為BMC或是CPLD拉low能力只有8-12mA
如果PU太強會拉不到low準位

再來你說的PD是從CPLD到BMC
這有幾種可能
1.訊號可能H為active,所以預設動作為PD low
2.防止CPLD GPIO 在inital時的GPO失控

通常PU/PD大多都在1K~10K之間
建議先搞懂Push pull與open drain的差異
才會有初步的概念

阿明先生

上拉電阻或下拉電阻，電阻的阻值要用多少？有什麼影響？


CPU的時脈假如很高，這一數位訊號的傳輸速率會很快，上或下拉電阻值就要小一些，才適合高速傳輸，因為線路及IC輸入端有分佈電容，IC的內部輸入端MOS閘極有電容性，輸出電阻值高會讓訊號電壓受輸入電容積分(輸出阻抗高和輸入電容形成低通濾波)，不利於高頻傳輸，電阻越小電流越大越耗電，電阻值也不能過小電流會過大，不能超過CPU內部輸出MOS晶體最大承受電流。

假如是使用電池省電考量，CPU的時脈低一些降低傳輸速率，上或下拉電阻值可以用大些，但是也不能過大，不能大於輸入端的阻抗1/5值，上或下拉電阻值過大，電阻拉不到Hi或low的邏輯準位。

假如IC內部的訊號輸出是使用開漏輸出(open drain)，外部就要接一個上或下拉電阻，圖一輸出使用N-MOS(或是NPN電晶體)做為輸出，就必須要外接上拉電阻，圖二輸出使用P-MOS(或是PNP電晶體)做為輸出，就必須要外接下拉電阻，圖三使用推挽輸出，不需要使用上或下拉電阻，因為兩顆對稱MOS晶體，一顆負責低準位，另一顆負責高準位，不需要靠上或下拉電阻。


假如省電或傳輸速率沒什麼特殊需求，大家都用4.7K及10K，就使用這電阻值，